选择适合目标应用的正确时钟芯片

Cypress Semiconductor CCD应用工程师　Gary Giust

本文对时钟芯片划分为若干基本大类，供设计者做出更加明智的时钟选择。

一般来说，时钟芯片可根据其用途来分类。图1将这些用途确定为(1)时钟生成、(2)时钟分配和(3)时钟处理。由于市售的许多芯片均具有不止一种用途，因此，图l中还示出了一类混合型时钟。

时钟生成

此类时钟可生成一个或多个新的时钟频率。放置于时钟树起点的此类时钟芯片称为时钟发生器。为了生成系统所需的各种时钟频率，必须采用这种发生器。另一方面，当此类芯片直接插入时钟树内时，则被称为时钟合成器。如果一个发生器无法从起点处生成所需的全部频率，则可在时钟树分支中采用合成器来生成其余的频率。

图2示出了通用型时钟生成器件。这些器件的特征是其输出频率为输入频率f1的倍数，其中，x、y或z可以是任何数(整数或非整数)。位于时钟树起点的时钟发生器需要采用一个振荡器源(例如晶体)作为输入。这些芯片具有一个内部振荡器，以完善所需的振荡电路。CY25702、CY22050和CY22392是赛普拉斯半导体公司时钟产品库中的几款器件实例。有些时钟产品不仅包括该振荡器电路，而且还包括晶体，比如CY25701和CY25702。除了该输入振荡电路以外，发生器和合成器是相似的。一个内部锁相环(PLL)构成了这些器件的核心。

面向时钟合成器应用的芯片还可以提供一项额外的好处，即电平变换(包括信号传输和电压电平变换)。例如，一个芯片可以接受3．3VL V T T L输入，而输出3．3 VLVPECL(例如CY22394或CYXP304)或2．5V LVTTL(例如CY22050或CY22395)。

时钟分配

时钟分配器件用于提供一种或多种输出频率的多个副本。在业界，这些器件有一个不太严格的称呼，即“缓冲器”。如图2所示，此类器件可进一步细分为非PLL型缓冲器和PLL型缓冲器。当未采用输出分频器时，非PLL型缓冲器仅提供输入频率的多个副本。如果在输出端上设置分频器，则能够同时输出多种频率。一般地，在非PLL型缓冲器中只能提供整数分频(N)。由于不包含PLL，这些器件因而不能对输入频率进行倍频。常用的非PLL型分配缓冲器包括CY2309NZ和CY2DP31 10。

交叉开关／多路复用器是一种在需要对输入进行开关操作的特殊非PLL型缓冲器。图2示出了该器件所执行的各种操作。两个输入与两个输出相连，以用作一个(a)1：l缓冲器、(b)开关或(c、d)l：2缓冲器。这种器件(例如CY2PP326)在通信市场上很普遍。

PLL型缓冲器可实现输入频率的倍频(M)。亦可以采用输出分频器(N)来提供某种分频功能。这些M和N的数值一般为整数。分数N分频器也是可以接受的，但是这种专用功能通常由时钟生成芯片提供。

与非PLL型缓冲器相比，PLL型缓冲器除了倍频之外还有其他几项优点。由于大多数PLL都工作于上升时钟脉冲沿输入(而不是下降沿)，因此，可以在不减小输出占空比的情况下大幅度地减小输入占空比。于是，PLL型缓冲器在需要进行占空比校正的场合中使用。

PLL的另一项优点是低的输人至输出传播延迟。传播延迟可从非PLL型器件的ns级缩短至PLL型器件的数百ps，因而有时称为零延迟缓冲器(zDB)。凭借这种近零传播延迟，输出呈现出与输入的相位同步。利用同步时钟的通用时钟总线架构是ZDB(例如CY23EP05)的一种常见应用。

PLL型时钟还用来提供可调的输入至输出延迟。这种应用要求把PLL的反馈接线引出至封装上的一个外部引脚。在该反馈输入端上引入延时实现了对输入至输出时钟相位校准的控制。在反馈通路上设置一个容性负载或一条长度合适的传输线是产生该延迟的两种方法。有些芯片(例如赛普拉斯的RoboClock系列，即CY78993V)具有一种可调内部延迟功能，用户可为每个输出选用该功能。这样，通过为每个输出配置一个具有合适延迟的缓冲器，就能够用于消除PCB走线长度的电路板时滞。

PLL另一个好处是其能够对抖动加以衰减。PLL的闭环特性使得这些缓冲器具有几MHz或更小的带宽。任何高于该带宽的抖动频率都将被PLL所衰减。因此，PLL型缓冲器是天然的抖动滤波器。这种器件适用于无法接受时钟抖动并需要加以清除的应用。

正如时钟合成器那样，除了上述用于时钟分配之外，PLL型时钟芯片还可以提供信号传输和电压电平变换。

时钟处理

第三类时钟芯片用于对输入时钟波形进行某种形式的处理。最简单的形式可能就是信号传输电平变换器了。例如在市售芯片中，有的只接收LVTTL并输出LVPECL。

较为复杂的形式包括专用PLL型抖动衰减器件。这种器件可遵循业界规范(即sONET)的抖动发生和抖动峰化要求。用于实现时钟冗余的芯片代表了另一类时钟处理器。例如赛普拉斯的FailSafe系列(即CY23FS08)就具有两个冗余输入，这样，如果芯片检测到一个输入消失，则输出相位和频率将自动地平稳切换至另一个输入。

扩频时钟发生(ssCG)是另一种时钟处理器，广泛应用于降低系统的电磁干扰(EMI)。产品实例包括CY25701、CY25 100和CY25200。这些SSCG芯片可输出一个输入基准频率的调频版本。该方案通过把输出频率散布于某个有限的范围内(通常小于输入频率的1％)来降低系统EMI。由于输出时钟波形分布于各种扩频频率之上，因此，在输出信号任一频率中功率较之在单个输入频率中的功率有所降低。这种做法改善了电路板内的信号完整性。

混合型时钟

混合型时钟组合了时钟生成、发生和处理功能。图2示出了一种可能性，包括：(1)sSCG、(2)采用直接输入的时钟合成，或采用另外一个(晶体)输入的时钟发生，以及(3)某种时钟分配能力。市售的混合型时钟有许多种，事实上，市场的影响力正在使时钟的专用性变得越来越强。使时钟与其特定的最终市场相适应所产生的作用往往有利于混合型时钟的生成。例如PCI市场需要在33、66、100和133MHz频率上采用l％向下扩频的SSCG，因此，除了多个输出副本以外，通常设置在面向P c I市场的混合型时钟(例如IMIZ9531)之中。

选择正确的时钟

对于按用途分类的时钟芯片，表1分析了其各自不同的特点，旨在帮助设计者选择与应用最适合的芯片种类。例如，如前文所述，任何PLL型时钟均能够对不良的输入占空比进行校正。如果应用只要求对I／O信号传输标准和／或电压电平进行变换，则非PLL型缓冲器是最简单、最具成本效益的解决方案。不过，合成器和PLL型缓冲器也可完成这些变换，并在需要其他功能时起到双重作用。抖动衰减是PLL型器件所固有的窄带宽特性。

时钟处理器芯片可以用来执行多种任务，表1只列出为数不多的几个实例。另外，还有众多的混合型时钟可供选择，而且混合时钟的变型远远超出了表1所概括的可能性。

此外可编程时钟芯片的可编程功能不会改变其自身的固有用途或类别，但确实提供了许多额外的好处，设计者在选择时钟芯片时对此应有所了解。在竞相推出要求符合最新标准的系统的过程中，可编程芯片使得设计者能够在无需重新设计电路板的情况下调整系统的时钟功能，从而加快了产品的面市时间。此外，可编程时钟还通过合并库存量而降低了成本。与非可编程型解决方案相比，它们的引脚数目也较少，因而节省了宝贵的板级空间。

采用可编程芯片时做出的牺牲是必须对其进行编程而提供性能空间。因此，已经通过ASIC、FPGA或其他控制器而拥有了串行接口的系统自然适合于可编程芯片。某些种类的时钟芯片还可以采用EPROM寄存器来进行编程。

做出明智的选择

由于可供设计者挑选的时钟芯片非常之多，因此，回顾并了解如何实现每种时钟芯片的特性与目标应用的最佳匹配是颇有益处的。面对大量的时钟芯片，本文为您提供了选择指南，藉此来实现与您的应用相适合的最高效、最经济的时钟树设计方案。

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